000 06094nam a2200481 i 4500
001 200462552
003 TR-AnTOB
005 20240926113055.0
007 ta
008 171111s2024 xxu e mmmm 00| 0 eng d
035 _a(TR-AnTOB)200462552
040 _aTR-AnTOB
_beng
_erda
_cTR-AnTOB
041 0 _atur
099 _aTEZ TOBB FBE BİL YL’24 TUĞ
100 1 _aTuğrul, Yahya Can
_eauthor
_9147122
245 1 0 _aKısmi yük yenileme tekniği ile satırdarbesi önleme mekanizmalarının performansının iyileştirilmesi /
_cYahya Can Tuğrul; thesis advisor Oğuz Ergin.
246 1 3 _aPartial charge restoration technique to improve the performance of rowhammer mitigation mechanisms
264 1 _aAnkara :
_bTOBB ETÜ Fen Bilimleri Enstitüsü,
_c2024.
300 _axiv, 62 pages :
_billustrations ;
_c29 cm
336 _atext
_btxt
_2rdacontent
337 _aunmediated
_bn
_2rdamedia
338 _avolume
_bnc
_2rdacarrier
502 _aTez (Yüksek Lisans)--TOBB ETÜ Fen Bilimleri Enstitüsü Ağustos 2024
520 _aModern DRAM çiplerinde gerçekleşen okuma hataları, bellek yalıtımını bozabilen yaygın bir zayıflıktır. Bellek yalıtımı, bellek güvenliği ve güvenilirliğinin temel yapı taşlarından biridir. SatırDarbesi zafiyeti, DRAM'deki okuma hatalarına önemli bir örnektir; burada DRAM hücrelerinin bir satırına (DRAM satırı) tekrar tekrar erişmek (darbeleme), fiziksel olarak yakın DRAM satırlarında (kurban satırlar) bit hatalarına neden olur. Ne yazık ki, teknoloji düğüm boyutunun küçülmesi SatırDarbesi zafiyetini kötüleştirir ve böylece, daha yeni DRAM çip nesillerinde daha az erişim yaparak SatırDarbesi bit hataları oluşturulabilir. Güvenilir DRAM kullanımı için, son teknoloji SatırDarbesi önleme mekanizmaları potansiyel kurban satırlardaki DRAM hücrelerinin yükünü yeniler (önleyici yenileme ya da yük yenileme). Gerçekleştirilen bu önleyici yenileme operasyonu DRAM çipini bir süre kilitleyerek performans kayıplarına yol açar. Daha yeni DRAM çip nesilleri ile bu mekanizmalar önleyici yenilemeyi daha sık gerçekleştirir ve daha büyük performans kayıplarına neden olur. Güvenilirlik ve güvenlikten ödün vermeden bu kaybı azaltmak için bizim amacımız, önleyici yenileme için harcanan zamanı azaltmak ve bu azaltılmış zamanın SatırDarbe zafiyeti üzerindeki etkisini anlamaktır. Bu amaçla, gerçek DRAM çiplerinde veri tutma süresi, yük yenileme ve SatırDarbesi zafiyetinin özellikleri arasındaki etkileşimlere dair ilk kapsamlı deneysel çalışmayı sunuyoruz. Üç büyük DRAM üreticisinden toplam 388 DDR4 DRAM çipini test ediyoruz ve bir yük yenileme operasyonunun gecikmesinin önemli ölçüde azaltılabileceğini (%64 oranında) ve dolayısıyla, biraz daha fazla (%0,54 oranında) önleyici yenileme operasyonu gerektireceğini gözlemliyoruz. Bu gözlemimizi kullanarak, yük yenileme gecikmesini dinamik olarak ayarlayan, mevcut SatırDarbesi önleme mekanizmalarının saldırganlığını düzenleyen ve bellek kontrolcüsü tabanlı düşük maliyetli bir mekanizma olan Kısmi Yük Yenileme ile Agresif Önleme'yi (PaCRAM) öneriyoruz. PaCRAM'i beş son teknoloji SatırDarbesi önleme mekanizması ile kullanarak önleme mekanizmalarının performans (enerji) kayıplarını sırasıyla ortalama olarak %18,95 (%14,59), %12,28 (%11,56), %2,07 (%1,15), %2,56 (%2,18) ve %5,37 (%4,50) oranında azaltarak sistem performansını ve enerji verimliliğini önemli ölçüde artırıyoruz.
520 _aRead disturbance in modern DRAM chips is a widespread weakness that is used for breaking memory isolation, one of the fundamental building blocks of security and privacy in memory. RowHammer is a prime example of read disturbance in DRAM where repeatedly accessing (hammering) a row of DRAM cells (DRAM row) induces bitflips in physically nearby DRAM rows (victim rows). Unfortunately, shrinking technology node size exacerbates RowHammer and as such, significantly fewer accesses can induce bitflips with newer DRAM chip generations. To ensure reliable DRAM operation, state-of-the-art mitigation mechanisms restore the charge in potential victim rows (i.e., preventive refresh or charge restoration). With newer DRAM chip generations, these mechanisms perform preventive refresh more aggressively and cause larger performance overheads. To reduce this overhead without sacrificing reliability, security, and safety, our goal is to reduce time spent for preventive refreshes and understand this reduced time's impact on RowHammer. To this end, we present the first rigorous experimental study on the interactions between data retention time, refresh, and RowHammer characteristics in real DRAM chips. We test 388 DDR4 DRAM chips from three major manufacturers and observe that a preventive refresh operation's latency can be significantly reduced (by 64%) at the expense of requiring slightly more (by 0.54%) preventive refresh operations. To leverage this observation, we propose Partial Charge Restoration for Aggressive Mitigation (PaCRAM), a memory controller-based low-cost mechanism that dynamically tunes the refresh latency and adjusts the aggressiveness of existing RowHammer solutions. PaCRAM significantly improves system performance (energy efficiency) by reducing the overhead induced by five RowHammer solutions by 18.95% (14.59%), 12.28% (11.56%), 2.07% (1.15%), 2.56% (2.18%), and 5.37% (4.50%), on average.
653 _aBellek DRAM
653 _aSatırDarbesi
653 _aVeri tutma hataları
653 _aYük yenileme
653 _aÖnleyici yenileme
653 _aDRAM karakterizasyonu
653 _aMemory
653 _aDRAM
653 _aRowHammer
653 _aData retention failures
653 _aCharge restoration
653 _aPreventive refresh
653 _aDRAM characterization
700 _aErgin, Oğuz
_936153
_eadvisor
710 _aTOBB Ekonomi ve Teknoloji Üniversitesi.
_bFen Bilimleri Enstitüsü
_977078
942 _cTEZ
_2z
999 _c200462552
_d80764